Talisman测试基准和百万闸FPGA
经验证明，EDA工具的性能和硬件平台对设计有很大的影响。因此，尽管picoJava是FPGA设计流程的理想测试基准，我们还要从ASIC标准链接库中选择Talisman源代码。Talisman是微软和Cirrus Logic共同开发的一个图形引擎，微软免费提供大部份关键源代码(hod)用于基准测试项目。现有的Talisman 源代码的规模太大,难以嵌入到FPGA中，首先将门数减到946,400，进一步再减到396,800，它们的Verilog代码可从www.isdmag.com/edabenchmark下载。
946,400门的Talisman源代码需要利用100%的FPGA资源，称其为Talisman_100，相比较而言，396,800门只需要利用60%的FPGA资源，因此称为Talisman_60，它代表更为现实的设计。
我们选择的目标FPGA是赛灵思公司Virtex系列XCV1000，它包含1,124,022个系统门(27,648个逻辑单元)、512个用户I/O引脚以及4个可提供准确时钟分配的数字延迟锁相环(DLL)。据称其时钟-输出延迟小于3ns。
在Virtex结构中，FPGA的可配置逻辑块(CLB)位于芯片的中央，周围是RAM模块、I/O互连区(VersaRing)、可配置逻辑和I/O模块。在Virtex的CLB中，查找表、多路再使用器、触发器和其它组成部份在每个CLB中复制4次。为了便于布线，每一个CLB有两部份。