图 -BOX ：具有 10,000 个逻辑电路的 ASIC 需要大约 300 个管脚；但具有 100,000 个电路的芯片只需要 1,000 多个管脚。
细线互连 (fine-line interconnections)
1997 SIA 规划 (roadmap) 表明，在下一个十年内，电子设备的内部连接将发生显著变化。人们期望，芯片内部连接的间距 ( 相邻两个管脚的距离 ) 随芯片特征尺寸的减小而减小。这意味着 0.25 酸的 IC 特征尺寸要求 250 酸的间距， 0.18 酸尺寸要求 180 酸的间距，等等。
DRAM 和 SRAM 只需较少数量的 I/O 管脚 ( 少于 64 个 ) ，就可满足每个芯片的较大位数 (64Mb 或更多 ) 。然而， ASIC 的管脚数随着每个组件中逻辑电路数目的增加而迅速增加。它服从 Rent 定律。该定律表明，在 ASIC 逻辑电路数的对数和封装上 I/O 管脚数的对数之间存在着线性关系。
高端微处理器现已达到创记录的 1GHz 的高频率。这里的问题不是管脚数目，而是 I/O 终端的电气特性。更短、更直接的连接具有更好的性能，它能使芯片之间的信号传播延迟减至最小。